Synopsys und TSMC Partnerschaft für KI-Systeminnovationen mit Agentic AI

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Synopsys und TSMC erweitern ihre Zusammenarbeit, um die Entwicklung von KI-, HPC- und fortschrittlichen Halbleitersystemen zu beschleunigen. Innovationen umfassen A14-Zertifizierung, KI-gestützte Workflows, CoWoS-Unterstützung und ein erweitertes IP-Portfolio für 2nm.

Synopsys und TSMC arbeiten an neuen Lösungen, die die Entwicklung von KI- und Hochleistungsrechnersystemen (HPC) der nächsten Generation beschleunigen sollen. Die Zusammenarbeit erstreckt sich über mehrere Schlüsselbereiche:

1. A14-Zertifizierung: Zertifizierte EDA-Flows (Electronic Design Automation) auf dem TSMC A14-Prozess ermöglichen Kunden eine schnellere Designbereitschaft für KI- und HPC-Anwendungen. Diese Flows bieten eine umfassende Methodik von der Implementierung bis zum Signoff.
2. Agentic AI Workflows: Die Partner nutzen Agentic AI-Funktionen, um analoge, digitale und Multi-Die-Design-Workflows zu automatisieren. Dies soll die Produktivität steigern und eine höhere Autonomie ermöglichen. Beispielsweise beschleunigt Synopsys Custom Compiler die analoge Migration, während Fusion Compiler  LLM-gestützte Analysen nutzt. Ein neuer Agentic AI-Chiplet-Floorplan-Co-Optimierungsflow im Synopsys 3DIC Compiler automatisiert komplexe Aufgaben und beschleunigt die Designkonvergenz für TSMC 3DFabric-Technologien.
3. Fortschrittliches Analog-Design: Synopsys arbeitet mit TSMC an der Geräte-Routing-Ermöglichung auf A14, einem Meilenstein für die automatisierte analoge Platzierung und das Routing, was die Layout-Produktivität steigert.

Michael Buehler-Garcia, Senior Vice President bei Synopsys, erklärte, dass Kunden angesichts der wachsenden Skalierbarkeit und Komplexität von KI-Systemen bewährte IP, intelligente Designlösungen und fortschrittliche Verpackungsmethoden benötigen, die nahtlos zusammenarbeiten. Er betonte, dass die gemeinsamen Innovationen mit TSMC das Kontinuum der Silizium-zu-System-Co-Design-Fähigkeiten adressieren, das für die beschleunigte Entwicklung von KI- und HPC-Systemen der nächsten Generation erforderlich ist.

Fortschritte bei Multi-Die-Design und Stromversorgung

Ein weiterer Fokus liegt auf der Unterstützung von Multi-Die-Designs und verbesserter Energieeffizienz:

1. Integrierte Spannungsregler (IVRs): Angesichts steigender Anforderungen an die Stromversorgung in KI-Systemen sind IVRs eine Schlüsseltechnologie. Der Synopsys 3DIC Compiler ermöglicht es Designern nun, IVRs auf der TSMC CoWoS-Technologie effizient zu entwerfen und zu simulieren.
2. Co-Packaged Optics (CPO): Synopsys arbeitet mit TSMC zusammen, um das Design von co-gepackten Optiken auf der TSMC Coupe-Technologie zu ermöglichen. Dies geschieht durch einen integrierten photonischen und elektronischen Co-Design-Flow.

Aveek Sarkar, Direktor der Ecosystem and Alliance Management Division bei TSMC, äußerte sich zur Zusammenarbeit im Rahmen des Open Innovation Platform (OIP) Ökosystems. Er sagte, dass die Kooperation mit Partnern wie Synopsys die rasant wachsenden Anforderungen an KI und Hochleistungsrechnen erfüllt. Durch die Kombination von zertifizierten EDA-Lösungen und dem siliziumerprobten IP-Portfolio von Synopsys mit den neuesten Prozess- und Packaging-Innovationen von TSMC ermöglicht man Kunden, die Grenzen von Leistung, Integration und Energieeffizienz zu verschieben.

IP für KI-Systeme

Synopsys stellt ein breites Portfolio an siliziumerprobtem IP zur Verfügung, das für die fortschrittlichen Prozesstechnologien von TSMC optimiert ist:

• 2nm-IP-Portfolio: Auf dem N2P-Prozess von TSMC hat Synopsys wichtige Meilensteine bei der IP-Ermöglichung und dem Tape-out für KI- und HPC-Designs erreicht, darunter PCIe 7.0, HBM4, LPDDR6/5X/5, 224G Ethernet PHY, UCIe und OTP.
• UCIe-A Silizium-Validierung: Synopsys demonstrierte UCIe-A 32G/40G Silizium auf einem TSMC N3P-Testchip mit einem CoWoS-S Interposer. Kürzlich wurden 64G UCIe IP Tape-outs auf 2nm- und 3nm-Prozessknoten abgeschlossen.
• Erweitertes Foundation IP: Das Portfolio an siliziumerprobtem Foundation, MIPI und Speicher-IP für TSMC N3P und N2P wurde erweitert. Zudem werden IPs auf kompakten "C"-Prozesstechnologien von 6nm bis 3nm entwickelt.

Weitere Informationen: https://www.synopsys.com/blogs/chip-design/multi-die-multiphysics-co-design.html

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